2024知到答案 数字系统设计工程实践（宁波大学） 完整智慧树网课章节测试答案

1、多选题：
1 module up_down(clk, rst, result, c_out);2 input clk, rst;3 output[5:0] result;4 output c_out;5 always @(posedge clk or negedge rst)6 if(rst)7 begin8 result<=0;9 c_out<=0;10 end11 else if(result==59)12 begin13 result<=0;14 c_out<=1;15 else16 result<=result+1;17 c_out<=0;18 end19 endmodule;上面是一段描述具有异步清零，带进位输出的60进制的累加电路的Verilog描述，请指出该代码中不符合Verilog语法的地方。（ ）
选项：
A:语句12和18分别缺少end和begin；
B:语句19删除“；”
C:语句3和4没有将变量定义为reg类型；
D:语句6改为!rst；
答案: 【语句12和18分别缺少end和begin；;
语句19删除“；”;
语句3和4没有将变量定义为reg类型；;
语句6改为!rst；】

2、多选题：
Verilog中，常数`h11表示（ ）
选项：
A:8位的十六进制；
B:对应十进制数17；
C:对应十进制数3
D:32位的十六进制；
答案: 【对应十进制数17；;
32位的十六进制；】

3、多选题：
导致verilog代码隐含透明Latch的原因：（ ）
选项：
A:case 结构不完整;
B:if 结构不完整;
C:敏感信号列表不完整;
D:电路存在反馈回路;
答案: 【case 结构不完整;;
if 结构不完整;;
敏感信号列表不完整;;
电路存在反馈回路;】

4、多选题：
下面哪些Verilog描述会导致代码不可综合（ ）
选项：
A:异步复位信号的触发条件与清零的判断条件逻辑上有矛盾，而无法起到清零作用；
B:同一寄存器变量在不同的always块中被赋值；
C:包含延时的赋值语句；
D:存在for语句；
答案: 【同一寄存器变量在不同的always块中被赋值；;
包含延时的赋值语句；】

5、多选题：
关于reg类型变量，下面描述正确的是：（ ）
选项：
A:在过程语句（always，initial）中，被赋值的量必须是reg；
B:输入变量不能用reg类型；
C:reg变量综合后对应触发器或Latch。
D:连续赋值(assign)中，被赋值量不能为reg；
答案: 【在过程语句（always，initial）中，被赋值的量必须是reg；;
输入变量不能用reg类型；;
连续赋值(assign)中，被赋值量不能为reg；】